TSMC 공정 기술이 2026년 역사적 전환점을 맞이하고 있습니다. TSMC(TSM)는 2nm(N2) 공정 양산을 본격 개시하며 수율 90%를 달성했고, Q2 2026 기준 7nm 이하 첨단 공정이 전체 웨이퍼 매출의 77%를 차지합니다. 2nm 매출 비중은 이미 3%에 도달했으며, 3nm(30%)과 합산하면 최첨단 노드 비중이 33%에 이릅니다(출처: TSMC IR).
이 글에서는 TSMC 공정 로드맵을 2nm 양산 현황, 공정별 매출 비중, A16 후면전력 기술, CoWoS 패키징 전략, 삼성·인텔 경쟁 비교, 투자 시사점까지 데이터 기반으로 종합 정리합니다.
TSMC 공정 핵심 요약 — 30초 브리핑
TSMC 공정 로드맵을 한눈에 정리합니다. 2nm(N2)는 2025년 4분기 양산을 시작해 수율 90%를 안정화했으며, 월 생산량은 연말 8~10만 장까지 확대 예정입니다. 고객사는 15곳 이상으로 HPC·AI 분야가 대다수입니다(출처: TrendForce, SemiWiki).
차세대 N2P(성능 강화판)는 2026년 하반기, A16(1.6nm·후면전력)은 Q4 2026 양산 목표입니다. CoWoS 패키징 용량은 연말 월 14만 장으로 2배 확대되며, 2026년 설비투자(Capex)는 $60~64B로 사상 최대입니다.
파운드리 시장 점유율은 86%로 삼성(11%)·인텔(~1%)을 압도하고 있으나, AI 수요 폭증으로 빅테크의 세컨드 소스 전략도 가시화되고 있습니다. 핵심 변수는 2nm 램프업 속도와 A16 양산 일정 준수 여부입니다.
TSMC 공정 — 2nm(N2) 양산 현황과 수율
TSMC의 핵심 노드인 2nm(N2)는 GAA(Gate-All-Around) 나노시트 트랜지스터를 최초 도입한 노드입니다. 기존 3nm(N3E) 대비 동일 전력에서 성능 10~15% 향상, 동일 성능에서 전력 25~30% 절감, 트랜지스터 밀도 15% 개선을 달성했습니다(출처: TSMC 공식).
초기 수율은 70%에서 출발해 2026년 상반기 90% 안정화에 성공했습니다. 삼성전자의 2nm 수율이 60% 목표에 총력을 기울이고 있는 것과 대조적이며, 이 수율 격차가 파운드리 시장 86% 점유율의 핵심 근거입니다.
첫 양산 제품은 구글 픽셀 11용 텐서 칩으로 확인되었으며, 애플 A20·M5 시리즈도 N2 기반으로 설계 중입니다. 2nm 수요가 3nm을 능가할 것이라는 전망이 나오면서, TSMC는 5개 팹 동시 가동이라는 전례 없는 확장을 추진 중입니다.
2026년 연간 Capex $60~64B 중 70~80%가 첨단 공정에 투입됩니다. 이는 전년 대비 $8B 이상 증액된 수치로, 2nm 램프업 속도를 가속하기 위한 선제 투자입니다. 미국 애리조나에는 추가 $100B을 투자해 4개 이상의 2nm 전용 팹을 건설할 계획입니다.
TSMC 공정 — 공정별 매출 비중 변화
공정 노드별 매출 비중은 첨단 노드로의 급격한 이동을 보여줍니다. Q2 2026 기준 3nm 30%, 5nm 33%, 2nm 3%로, 7nm 이하 첨단 공정이 전체의 77%를 차지합니다. 1년 전(Q2 2025) 65%에서 12%p 상승한 수치입니다.
| 공정 노드 | Q2 2025 | Q1 2026 | Q2 2026 | 변화 |
|---|---|---|---|---|
| 2nm | — | — | 3% | 신규 |
| 3nm | 18% | 25% | 30% | +12%p |
| 5nm | 35% | 36% | 33% | -2%p |
| 7nm | 12% | 13% | 11% | -1%p |
| 7nm 이하 합계 | 65% | 74% | 77% | +12%p |
3nm의 빠른 성장은 AI 가속기(엔비디아 H200·B200)와 애플 M4 시리즈 수요가 견인했습니다. 3분기부터는 2nm이 3nm 매출을 추월할 것이라는 분석도 나옵니다. 5nm은 스마트폰·자동차용 칩 수요로 견조합니다. 7nm은 자동차·IoT 특수 수요가 지탱하며, 16nm 이상 레거시 공정도 전체 매출의 23%로 안정적 수익원 역할을 합니다.
TSMC 공정 — A16 후면전력·N2P 차세대 로드맵
TSMC 공정 로드맵의 다음 단계는 N2P와 A16입니다. N2P는 N2의 성능 강화판으로 2026년 하반기 양산 예정이며, 속도와 전력 효율이 추가 개선됩니다. A16(1.6nm)은 TSMC 최초의 후면전력공급(BSPDN) 기술인 ‘Super Power Rail’을 적용합니다.
A16은 N2P 대비 속도 8~10% 향상 또는 전력 15~20% 절감, 칩 밀도 8~10% 개선을 달성하며, Q4 2026 양산이 목표입니다(출처: IEEE VLSI 2026). 후면전력은 전면 배선 공간을 확보해 AI·HPC 프로세서의 설계 자유도를 획기적으로 높입니다.
더 먼 미래로는 A14(1.4nm)가 2028년 양산을 목표로 개발 중입니다. 샘플 칩이 목표 성능의 90%에 도달했고, 256Mb SRAM 수율도 90%에 근접했습니다. A14는 N2 대비 속도 15%, 전력 30% 개선을 약속하며, 투자 규모는 NT$1.5조($49B)입니다.
더 먼 미래의 A13(1.3nm)·A12 노드도 개발 중이며 2029년 이후 양산을 목표합니다. TSMC는 매년 한 세대씩 공정을 진화시키는 ‘틱-톡(Tick-Tock)’ 전략을 사실상 구현하고 있으며, 이는 경쟁사 대비 12~18개월의 기술 리드타임을 유지하는 핵심 동력입니다.
TSMC 공정 — CoWoS·SoIC 첨단 패키징 전략
TSMC 경쟁력의 또 다른 축은 첨단 패키징입니다. CoWoS(Chip-on-Wafer-on-Substrate) 생산 용량은 2026년 말 월 11.5~14만 장으로 전년 대비 2배 확대됩니다. 엔비디아 GB200·GB300, 구글 TPU, AWS Tranium 등 AI 가속기가 핵심 수요처입니다.
SoIC(System-on-Integrated-Chips) 3D 적층 기술도 월 2만 장까지 생산 능력이 2.2배 확대됩니다. 차세대 CoPoS(패널레벨 패키징)는 2026년 파일럿 라인 장비 설치를 완료했으며, 2028~2029년 양산을 목표로 합니다.
2028년에는 14-레티클 규모의 CoWoS 패키지가 등장할 전망입니다. 이 패키지는 약 10개의 대형 컴퓨트 다이와 HBM4 20단 스택을 하나로 통합하며, 엔비디아 루빈(Rubin) 아키텍처의 핵심 기반이 될 것입니다(출처: SemiAnalysis).
CFO 웬델 황은 첨단 패키징이 2026년 매출의 10% 이상을 차지할 것으로 전망했습니다. 2026년 Capex $60~64B 중 10~20%를 패키징·테스트에 투자하며, 이는 기존 공정 미세화만큼 패키징이 중요해졌음을 시사합니다.
TSMC 공정 — 삼성·인텔 파운드리 경쟁 비교
TSMC의 파운드리 독주는 2026년에도 이어지고 있습니다. 파운드리 시장 점유율 86%로 2위 삼성(11%)을 압도합니다. 다만 AI 수요 급증으로 TSMC 첨단 공정 리드타임이 1년을 넘기면서, 빅테크의 ‘탈 TSMC’ 움직임도 본격화되고 있습니다(출처: 카운터포인트).
삼성전자는 테슬라 AI6 자율주행 칩 수주에 성공했고, 엔비디아·그록(Groq)과도 협력을 진행 중입니다. 다만 2nm 수율 60% 목표로 TSMC(90%)와 격차가 큽니다. 인텔은 18A 공정 수율이 월 7%씩 개선 중이며, 애플과의 협력이 공식화되었습니다. 팬서레이크 프로세서 양산도 개시했습니다.
단, TSMC 첨단 공정 리드타임이 1년을 넘기면서 빅테크의 ‘세컨드 소스’ 전략이 본격화되고 있습니다. 구글·아마존·메타가 일부 칩을 삼성·인텔에 분산 발주하는 움직임이 포착됩니다. 이는 TSMC의 단기 리스크이자, 첨단 공정 수요가 단일 기업으로 감당할 수 없을 만큼 커졌다는 반증이기도 합니다.
| 항목 | TSMC | 삼성 | 인텔 |
|---|---|---|---|
| 파운드리 점유율 | 86% | 11% | ~1% |
| 2nm 양산 | 2025 Q4 (수율 90%) | 2026 목표 (수율 60%) | 미정 |
| 후면전력(BSPDN) | A16, Q4 2026 | SF2 (2027) | 18A (수율 개선중) |
| 첨단 패키징 | CoWoS 14만장/월 | I-Cube 확대중 | EMIB·Foveros |
| 주요 고객 | 애플·엔비디아·AMD | 테슬라·퀄컴 | 애플(협의중) |
TSMC 공정 전망 투자 전략 — 리스크와 기회
🟢 낙관 시나리오: 2nm 양산 순항과 A16 일정 준수 시, 2027년 매출총이익률 68%+ 달성이 가능합니다. AI 가속기 수요가 구조적으로 확대되면서 첨단 공정 프리미엄 가격이 유지되고, 파운드리 독점력이 더욱 강화됩니다. CoWoS 패키징 병목이 해소되면 AI 가속기 출하량이 추가 상승하는 선순환 구조가 형성됩니다.
🟡 기본 시나리오: 2nm 램프업 과정에서 일시적 매출총이익률 하락(66~67%)이 발생하지만, 하반기 안정화와 함께 회복됩니다. Capex $60B+ 투자가 2027~2028년 매출 성장으로 연결되며, 연간 매출 성장률 30%+를 유지합니다. 파운드리 점유율은 86%에서 소폭 하락하지만, 절대 매출 규모는 오히려 확대됩니다.
🔴 비관 시나리오: 미중 기술 제재 강화로 중국향 매출(현재 ~9%)이 추가 축소되거나, AI 투자 사이클 둔화가 동시에 발생하는 경우입니다. 다만 애리조나·구마모토·드레스덴 등 해외 팹 분산으로 지정학적 리스크는 점진적으로 축소되는 추세입니다.
핵심 모니터링 포인트는 3분기 2nm 매출 비중 변화(현재 3% → 10%+ 예상), A16 양산 일정 준수 여부(Q4 2026 vs 2027 지연 가능성), CoWoS 월 14만 장 달성 시점입니다. TSMC 공정 기술 리더십이 유지되는 한 파운드리 프리미엄은 지속될 전망입니다.
TSMC 공정 자주 묻는 질문
TSMC 2nm 공정 수율은 얼마인가요?
TSMC 2nm(N2) 공정 수율은 2026년 상반기 기준 90%로 안정화되었습니다. 경쟁사 삼성전자의 2nm 수율 목표 60%와 큰 격차를 보이고 있습니다.
TSMC A16 공정은 언제 양산하나요?
A16(1.6nm)은 2026년 4분기(Q4) 양산이 목표입니다. TSMC 최초의 후면전력공급(Super Power Rail) 기술이 적용되며, N2P 대비 속도 8~10% 향상을 달성합니다.
TSMC CoWoS 생산 용량은 얼마인가요?
2026년 말 기준 CoWoS 생산 용량은 월 11.5~14만 장으로, 전년 대비 약 2배 확대됩니다. 엔비디아·구글·AWS 등 AI 가속기가 핵심 수요처입니다.
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